PpLo standard IEEE 1800.2-2020 introduce la Unified Verification Methodology (UVM) per una verifica RTL strutturata e unificata, superando i vecchi banchi di test scritti a mano termini di portabilità e usabilità. Questa tesi mira a costruire una pipeline di verifica e validazione estensibile e riutilizzabile basata su UVM per acceleratori DSP/ISP per piattaforme FPGA. /p h3Argomento principale /h3 ul liVerification and Validation /li liDigital Signal Processing (DSP) / Image Signal Processing (ISP) /li /ul h3Requisiti di base /h3 ul liIngegneria Informatica, Elettronica, dell’Automazione, delle Telecomunicazioni o corsi affini. /li liConoscenza dei linguaggi di programmazione C/C++ /li liConoscenza con linguaggi hardware Descrizione (VHDL e/o Verilog) /li liFamiliarità con gli strumenti di simulazione RTL (QuestaSim, ModelSim, VCS, ecc.) /li /ul h3Sede /h3 pNapoli /p /p #J-18808-Ljbffr